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        侵權投訴

        幀同步系統的工作原理及如何基于FPGA實現其設計

        2020-01-08 16:30 ? 次閱讀

        1、 引言

        數字通信時,一般以一定數目的碼元組成一個個“字”或“句”,即組成一個個“幀”進行傳輸,因此幀同步信號的頻率很容易由位同步信號經分頻得出,但每個幀的開頭和末尾時刻卻無法由分頻器的輸出決定。為此,幀同步的任務就是要給出這個“開頭”和“末尾”的時刻。通常提取幀同步信號有兩種方法:一類是在信息流中插入一些特殊的碼組作為每幀的頭尾標記。另一類則不需要加入碼組,而是利用數據碼組本身之間彼此不同的特性實現同步。這里采取第一種方法——連貫式插人法實現幀同步。所謂連貫式插入法就是在每幀開頭插入幀同步碼。所用的幀同步碼為巴克碼,巴克碼是一種具有特殊規律的非周期序列,其局部自相關函數具有尖銳的單峰特性,這些特性正是連貫式插入幀同步碼組的主要要求之一。因此,這里提出幀同步系統的FPGA 設計與實現。

        2 、幀同步系統的工作原理

        實現幀同步的關鍵是把同步碼從一幀幀數據流中提取出來。本設計的一幀信碼由39位碼元組成。其中的巴克碼為1110010七位碼,數據碼由32位碼元組成。只有當接收端收到一幀信號時,才會輸出同步信號。幀同步系統的設計框圖如圖1所示。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        幀同步系統工作狀態分捕捉態和維持態。同步未建立時系統處于捕捉狀態,狀態觸發器Q端為低電平,一旦識別器輸出脈沖,由于Q端為高電平,經或門使與門1輸出”1”,同時經或門使與門3輸出也為”1”,對分頻計數器模塊清零。與門1一路輸出至觸發器的S端,Q端變為高電平,與門4打開,幀同步輸出脈沖。系統由捕捉態轉為維持態,幀同步建立。

        當幀同步建立后,系統處于維持態。假如此時分頻器輸出幀同步脈沖,而識別器卻沒有輸出,這可能是系統真的失去同步,也可能是偶然干擾引起的,因此在電路中加入一個保護電路。該保護電路也是一個分頻計數器,只有在連續若干次接收不到幀同步信號時,系統才會認為同步狀態丟失,由于丟失同步的概率很小,因此這里系統設置分頻計數器值為5,也就是說連續5幀接收不到幀同步信號,系統才認為丟失同步狀態。當然分頻值可設置其他值,但該值越大,同步維持態下漏識別概率也越大。與門1的一路輸出置5分頻器的使能端,使之開始計數,當計數滿時會輸出一個脈沖使狀態觸發器置零,從而無幀同步信號輸出,同步電路又進入捕捉態。

        3 、幀同步電路功能模塊的建模與實現

        3.1 巴克碼識別模塊

        該模塊的功能主要是把幀同步碼巴克碼從數據流中識別出來。識別器模塊如圖2所示。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        圖2中第1部分模塊ZCB主要完成串并轉換和移位功能,由7個D觸發器和3個非門實現。第2部分模塊AND7作用:只有當巴克碼1110010準確輸人時,識別器的輸出才會為”1”。因為輸出的巴克碼識別信號將直接影響后續同步保護電路,因此準確地輸出巴克碼,才能避免產生假同步現象。AND7可簡潔準確識別巴克碼。圖3為巴克碼識別模塊仿真圖,其中,bakeshibie為識別器的輸出;fenpin39為39分頻計數器的輸出端;zin為輸入的數據;zclk為時鐘信號。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        3.2 分頻計數器模塊

        本設計采用2個帶清零的分頻計數器,分別為39分頻計數器和5分頻計數器。其中,39分頻計數器可滿足7位巴克碼+4字節數據的要求。當39分頻器輸出一個脈沖時,識別器也應輸出一個脈沖,只要其相位對應輸出,就能提取出幀同步信號。

        39分頻計數器的仿真圖如圖4所示,其中clk為時鐘信號端;clr為時鐘清零端;output為輸出端。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        3.3 同步保護模塊

        系統進入維持態時就需要同步保護電路保護幀同步信號。這部分電路由時鐘控制模塊、基本RS觸發器模塊和5分頻計數器組成,其中,時鐘控制模塊和基本RS觸發器模塊的主要功能是狀態轉換和控制輸出幀同步脈沖。對于RS觸發器值得注意的是:如果R=0和 S=“0后同時發生由0至1的變化”,則輸出端Q和Q都要由1向0轉換,Q和Q端輸出就會為任意態,這就是冒險競爭現象。當產生冒險競爭后,由于觸發器的輸出為任意態,就會導致整個系統的輸出為任意態。解決方法是在系統中加入時鐘控制模塊控制觸發器的復位端,確保不出現任意狀態,使系統工作狀態穩定。5分頻器在識別器模塊無輸出時,這可能是系統真正失步也可能是偶爾干擾所致,只有連續5次這種情況系統才會真正認為失步。保護模塊仿真圖如圖5所示,其中, zhengout為幀同步輸出信號;clk為時鐘信號;data為輸入的信碼;q為RS觸發器的Q端;fenpin39為39分頻計數器的輸出端。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        4、 幀同步系統頂層文件設計

        所謂頂層文件設計就是把所涉及到的各個模塊放在一起,形成一個便于閱讀的圖形方式,在編譯各個模塊時,如果設計沒有錯誤。系統就會創建一個代表該模塊的符號文件,可以被高層設計所調用。本設計中各模塊通過VHDL語言進行設計,在 QuartusⅡ開發軟件下編譯通過。采用Altera公司Cvclone系列的EP1C12Q240C8器件,并且幀同步電路僅用到該器件不到1%的邏輯單元。頂層設計圖形如圖6所示。圖6中,ZCB和AND7(七輸入與門)為巴克碼識別器;CLKCONTR為時鐘控制器;FENPIN5為5分頻器計數器;FENPIN39為39分頻器計數器;RS_CLK為RS觸發器。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        實驗結果分析:在Quartus II環境下,時鐘clk的周期為200μs,當時鐘周期設定的值很小時,比如納秒級別,系統則極易出現冒險競爭現象,因此要將時鐘周期的值設定的大一些。 data為輸入的數據流,為了便于仿真,只在數據流中加入3組巴克碼。bakeshibie為巴克碼識別器的輸出,當巴克碼出現后,觸發器的Q端變為高電平,系統進入維持態,此時5分頻計數器開始計數,若在未計滿5次時再次出現巴克碼,則5分頻計數器重新開始計數,若計滿5次仍未出現巴克碼,則系統徹底丟失同步狀態,Q端變為低電平,系統進入捕捉態??傮w設計時序仿真圖如圖7所示。由于此幀同步系統要應用在DPSK解調中,所以幀同步系統仿真的時鐘頻率要與DPSK解調的時鐘頻率一致。仿真時要注意碼元的傳輸方向即巴克碼是高位先發送還是低位先發送,這將影響到仿真質量。

        幀同步系統的工作原理及如何基于FPGA實現其設計

        5、 結論

        詳細闡述各模塊功能,實現方法及仿真圖形,系統對幀同步碼(巴克碼)作出嚴格限制,即系統只有在嚴格收到幀同步碼后才會有幀同步信號輸出,提高系統的可靠性。保護電路設計有效降低漏同步和假同步的概率,時鐘控制的RS觸發器保證了同步系統狀態的正確轉換。同步系統各項技術指標均符合要求,工作正確可靠,有較高使用價值。

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        軟件無線電技術的主要思想是,在通用的硬件平臺上通過軟件加載和重構實現多頻段、多模式、多標準的通信,使....
        發表于 01-10 14:03 ? 103次 閱讀
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        深維科技榮獲北航全球創新創業大賽二等獎

        經過初賽、復賽的激烈對決和層層選拔,深維科技參賽項目“超高性能數據中心FPGA異構計算加速解決方案”....
        發表于 01-10 09:28 ? 131次 閱讀
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        Multibool的兩種實現方法詳細資料介紹

        介紹了Multibool的兩種實現方法。通過Xilinx Spartan-6 FPGA的Multib....
        發表于 01-10 08:00 ? 98次 閱讀
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        TTL主從JK觸發器在CP脈沖升降沿的工作特性研究

        TTL主從JK觸發器在時鐘脈沖下降沿會出現輸出狀態異變,本文對這一問題進行了研究。
        發表于 01-09 16:26 ? 89次 閱讀
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        LVDS技術的應用優勢及基于FPGA實現遠端顯示系統的設計

        LVDS接口又稱RS-644總線接口,是20世紀90年代出現的一種數據傳輸和接口技術。LVDS是一種....
        的頭像 牽手一起夢 發表于 01-08 16:40 ? 844次 閱讀
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        Spartan-6 FPGA芯片的時鐘管理模塊的介紹與使用說明

        同步時序電路設計中最關鍵的是時鐘設計, 隨著電路規模與速度的提高, 對時鐘的周期、占空比、延時和抖動....
        發表于 01-08 15:54 ? 119次 閱讀
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        英特爾新發布Stratix 10,為可編程四核A53

        FPGA在高度并行、大吞吐量數字信號處理(DSP)應用方面享有很好的聲譽。過去幾代FPGA器件一直穩....
        發表于 01-08 15:32 ? 364次 閱讀
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        射頻功放的數字基帶預失真技術研究技術的論文說明

        在現代通信中,發射機的射頻功放大多是非線性的,而且這往往就是系統非線性的主要來源。功放的非線性會給系....
        發表于 01-08 14:36 ? 113次 閱讀
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        FPGA的發展瓶頸有哪些,該如何解決

        據Semico統計,FPGA市場正在逐年增長,而復合年均增長率高達38.4%,至2023年將具有55....
        發表于 01-07 15:23 ? 295次 閱讀
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        FPGA和GPU在深度神經網絡方面誰更勝一籌

        在今天的大數據時代,企業和消費者被各種來源的海量數據淹沒,包括商業交易、社交媒體以及傳感器或機器對機....
        發表于 01-07 15:08 ? 340次 閱讀
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        FPGA中面積換速度該如何去實現

        在FPGA中,如果要將一個采樣率為480MHz,中頻頻率為302.5MHz的信號變頻到零中頻的基帶信....
        發表于 01-07 14:45 ? 120次 閱讀
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        安路科技文余波:站在歷史的關口,國產FPGA當自強

        安路科技總經理文余波在接受采訪時表示,安路科技能在FPGA市場上實現過億的銷售,證明了公司一直以來強....
        發表于 01-07 13:59 ? 225次 閱讀
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        如何使用FPGA實現靜止補償的PWM脈沖發生器設計

        研制了基于現場可編程門陣列 (FPGA)實現的、用于± 50 0 kvar靜止補償器 (STATCO....
        發表于 01-07 11:15 ? 135次 閱讀
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        可重構路由器報文轉發引擎設計與實現

        網絡處理功能的時空演化特性要求可重構路由器報文轉發引擎除具有基本報文分組交換能力外,還應具有可重構能....
        發表于 01-07 08:00 ? 79次 閱讀
        可重構路由器報文轉發引擎設計與實現

        MC14017B 十進制計數器/分頻器

        7B是一款帶有內置代碼轉換器的五級約翰遜十年計數器。通過使用約翰遜十年計數器設計獲得高速操作和無尖峰輸出。十個解碼輸出通常為低,并且僅在其適當的十進制時間段變高。輸出變化發生在時鐘脈沖的正向邊沿。該器件可用于分頻應用以及十進制計數器或十進制解碼顯示應用。 特性 全靜態操作 直流時鐘輸入電路允許緩慢上升時間 執行級聯輸出 除以N計數 電源電壓范圍= 3.0 Vdc至18 Vdc 能夠在額定溫度范圍內驅動兩個低功率TTL負載或一個低功率肖特基TTL負載 CD4017B的針腳更換 全部采用三重二極管保護輸入 無鉛封裝可用* 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:54 ? 35次 閱讀
        MC14017B 十進制計數器/分頻器

        MC12026A 1.1 GHz雙模預分頻器

        6是一款高頻,低電壓雙模預分頻器,用于鎖相環(PLL)應用。 MC12026A可與需要正邊沿的CMOS合成器配合使用,觸發PLL中的內部計數器,以可編程的頻率步長提供高達1.1 GHz的調諧信號。 分頻比控制(SW)允許根據需要選擇8/9或16/17分頻比。模數控制(MC)在偏置SW后選擇合適的分頻數,以選擇所需的分頻比。 特性 1.1 GHz切換頻率 供電電壓4.5至5.5 V 低功率4.0 mA典型 工作溫度范圍-40°至85° C MC12026引腳與MC12022兼容 設置時間短(t set )6.0 ns典型值@ 1.1 GHz 模數控制輸入電平與標準CMOS和TTL兼容 無鉛封裝可用 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:54 ? 28次 閱讀
        MC12026A 1.1 GHz雙模預分頻器

        MC12080 1.1 GHz預分頻器

        0是單模數除以10,20,40,80預分頻器,用于1.1 GHz高頻輸入信號的低功率分頻。分頻比控制輸入SW1,SW2和SW3選擇所需的分頻比10,20,40或80. 需要外部負載電阻來終止輸出。假設負載為8.0 pF時,建議使用820歐姆電阻實現1.2 V pp 輸出擺幅,將1.1 GHz輸入信號除以最小除以10的比率。輸出電流可以根據輸出頻率,驅動的容性負載和所需的輸出電壓擺幅等條件進行最小化。對于1.1 GHz輸入頻率下的各種分頻比,負載電阻的典型值包含在V out 規范中。 特性 1.1 GHz切換頻率 供電電壓4.5至5.5 V 低功耗3.7 mA典型值V CC = 5.0 V 工作溫度范圍-40°至85°C Pb-免費套餐可用 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:54 ? 22次 閱讀
        MC12080 1.1 GHz預分頻器

        MC12093 ÷·2 ÷·4 ÷·8,1.1 GHz低功耗預分頻器

        3是一款單模預分頻器,用于1.1 GHz高頻輸入信號的低功率分頻。 MOSAIC V(tm)技術用于在2.7 V的最小電源電壓下實現6.75 mW的低功耗。片上輸出端接提供輸出電流以驅動2.0 pF(典型值)高阻抗負載。如果預分頻器輸出需要額外的驅動,可以從OUT引腳到GND并聯一個外部電阻,以增加輸出功率。必須注意不要超過輸出的最大允許電流。分頻比控制輸入SW1和SW2選擇所需的分頻比為2,4或8.待機模式的特點是當待機引腳SB切換為低電平時,將電流消耗降至50 uA,從而禁用預分頻器。 特性 1.1 GHz切換頻率 電源電壓2.7 V至5.5 Vdc 低功耗3.0 mA典型 工作溫度-40至85°C 除以2,4或8由SW1和SW2引腳選擇 片內終結 無鉛封裝可用 應用 通用時鐘生成 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:54 ? 23次 閱讀
        MC12093 ÷·2 ÷·4 ÷·8,1.1 GHz低功耗預分頻器

        MC10EP139 3.3 V / 5.0 V ECL÷·2/4 ÷·4/5/6分頻器

        100EP139的低偏斜除以2/4,除以4/5/6時鐘生成芯片,專為低偏移時鐘生成應用而設計。內部分頻器彼此同步,因此,公共輸出邊緣都精確對準。該器件可由差分或單端ECL驅動,如果使用正電源,則可由LVPECL輸入信號驅動。此外,通過使用V BB 輸出,正弦源可以交流耦合到器件中。如果要使用單端輸入,則V BB 輸出應連接到CLKbar輸入,并通過0.01uF電容旁路至地。 公共使能(ENbar) )是同步的,只有當內部時鐘已經處于低電平狀態時才會啟用/禁用內部分頻器。這可以避免在使能異步控制時啟用/禁用器件時在內部時鐘上產生欠幅脈沖的可能性。內部使能觸發器在輸入時鐘的下降沿進行時鐘控制,因此,所有相關的規范限制都以時鐘輸入的下降沿為參考。 啟動時,內部觸發器將達到隨機狀態;因此,對于使用多個EP139的系統,必須斷言主復位(MR)輸入以確保同步。對于僅使用一個EP139的系統,不需要執行MR引腳,因為內部分頻器設計可確保除以2/4和單個器件的4/5/6輸出之間的同步。所有V CC 和V EE 引腳必須外接電源才能保證正常工作。 100系列包含溫度補償。 特性 最大頻率> 1.0 GHz典型 50ps輸出輸出偏差 PECL...
        發表于 04-18 21:52 ? 15次 閱讀
        MC10EP139 3.3 V / 5.0 V ECL÷·2/4 ÷·4/5/6分頻器

        MC10EP33 3.3 V / 5.0 V ECL÷·4分頻器

        100EP33是一個4分頻器的集成分頻器。差分時鐘輸入。 V BB 引腳是內部生成的電源,僅適用于此器件。對于單端輸入條件,未使用的差分輸入連接到V BB 作為開關參考電壓。 V BB 也可以重新連接AC耦合輸入。使用時,通過0.01 uF電容去耦V BB 和V CC ,并限制電流源或吸收至0.5mA。不使用時,V BB 應保持打開狀態。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EP33。 100系列包含溫度補償。 特性 320ps傳播延遲 最高頻率> 4 GHz典型 PECL模式工作范圍:V CC = 3.0 V至5.5 V,V EE = 0 V NECL模式工作范圍:V CC = 0 V,V EE = -3.0 V至-5.5 V 打開輸入默認狀態 輸入安全夾 Q輸出將輸入打開或V EE V BB 輸出 無鉛封裝可用 應用 鎖相循環 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:51 ? 14次 閱讀
        MC10EP33 3.3 V / 5.0 V ECL÷·4分頻器

        MC10EL32 5.0 V ECL÷·2分頻器

        / 100EL32是一個由2分頻器組成的分頻器。差分時鐘輸入和V BB 允許器件的差分,單端或AC耦合接口。如果使用,應使用0.01 F電容將V BB 輸出旁路至地。另請注意,V BB 僅用作EL32上的輸入偏置,V BB 輸出具有有限的電流吸收和源功能。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EL32。 100系列包含溫度補償。 特性 510ps傳播延遲 3.0GHz切換頻率 ESD保護:> 1 KV HBM,> 100 V MM PECL模式運行范圍:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范圍:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的內部輸入下拉電阻 符合或超過JEDEC規范EIA / JESD78 IC閂鎖測試 濕度敏感度等級1 有關其他信息,請參閱應用說明AND8003 / D Flammabili評級:UL-94代碼V-0 @ 1/8“,氧指數28至34 晶體管Count = 82個設備 應用 鎖相循環 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:50 ? 26次 閱讀
        MC10EL32 5.0 V ECL÷·2分頻器

        MC10EL33 5.0 V ECL÷·4分頻器

        / 100EL33是一個集成的÷4分頻器。差分時鐘輸入和V BB 允許器件的差分,單端或AC耦合接口。如果使用,應使用0.015F電容將V BB 輸出旁路至地。另請注意,V BB 僅用于EL33上的輸入偏置,V BB 輸出具有有限的電流吸收和源功能。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EL33。 100系列包含溫度補償。 特性 650ps傳播延遲 4.0GHz切換頻率 ESD保護:> 1 KV HBM,> 100 V MM PECL模式運行范圍:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范圍:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的內部輸入下拉電阻 符合或超過JEDEC規范EIA / JESD78 IC閂鎖測試 濕度敏感度等級1 有關其他信息,請參閱應用說明AND8003 / D Flammabili評級:UL-94代碼V-0 @ 1/8“,氧指數28至34 晶體管計數= 95個設備 無鉛封裝可用 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:50 ? 17次 閱讀
        MC10EL33 5.0 V ECL÷·4分頻器

        MC100EP33 3.3 V / 5.0 V ECL÷·4分頻器

        信息 MC10 / 100EP33是一個由4分頻器組成的分頻器。差分時鐘輸入。 V 引腳是內部生成的電源,僅適用于此器件。對于單端輸入條件,未使用的差分輸入連接到V 作為開關參考電壓。 V 也可以重新連接AC耦合輸入。使用時,通過0.01 uF電容去耦V 和V ,并限制電流源或吸收至0.5mA。不使用時,V 應保持開路。復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EP33。 100系列包含溫度補償。 320ps傳播延遲 最大頻率> 4 GHz典型 PECL模式工作范圍:V = 3.0 V至5.5 V,V = 0 V NECL模式工作范圍:V = 0 V且V = -3.0 V至-5.5 V 打開輸入默認狀態 輸入上的安全鉗 Q輸出打開或V V 輸出 無鉛封裝可用 電路圖、引腳圖和封裝圖...
        發表于 04-18 21:05 ? 14次 閱讀
        MC100EP33 3.3 V / 5.0 V ECL÷·4分頻器

        NBSG53A 具有復位和OLS的2.5 V / 3.3 V可選差分時鐘/數據D觸發器/時鐘分頻器

        A是一個多功能差分D觸發器(DFF)或固定2分頻(DIV / 2)時鐘發生器。這是GigaComm高性能硅鍺產品系列的一部分。提供可綁定的控制引腳以在兩個功能之間進行選擇。該器件采用扁平4x4 mm 16引腳倒裝芯片BGA(FCBGA)封裝。 NBSG53A是一款具有數據,時鐘,OLS,復位和選擇輸入的器件。差分輸入采用內部50歐姆端接電阻,可接受NECL(負ECL),PECL(正ECL),CMOS,CML或LVDS。 OLS輸入用于在五個不連續的步驟中編程0到800 mV之間的峰峰值輸出幅度。 RESET和SELECT輸入是單端的,可以使用LVECL或LVCMOS輸入電平驅動。 數據在時鐘的上升沿傳輸到輸出。 NBSG53A的差分時鐘輸入允許器件也用作負邊沿觸發器件。 特性 最大輸入時鐘頻率(DFF)> 8 GHz典型值 最大輸入時鐘頻率(DIV / 2)> 10 GHz典型 210 ps典型傳播延遲(OLS = FLOAT) 45 ps典型上升和下降時間(OLS = FLOAT) 可選輸出電平(0 V,200 mV,400 mV,600 mV或800 mV峰峰值輸出) 50Ω內部輸入端接電阻 DIV / 2模式(選擇低電平有效)...
        發表于 04-18 21:05 ? 35次 閱讀
        NBSG53A 具有復位和OLS的2.5 V / 3.3 V可選差分時鐘/數據D觸發器/時鐘分頻器

        NB7V32M 1.8 V / 2.5 V 10 GHz÷·2時鐘分頻器 帶CML輸出

        M是具有異步復位功能的差分2分頻時鐘分頻器。差分時鐘輸入包含內部50歐姆端接電阻,可接受LVPECL,CML和LVDS邏輯電平。 NB7V32M產生輸入時鐘的2分頻輸出副本,工作頻率高達10GHz,抖動最小。復位引腳在上升沿置位。上電時,內部觸發器將達到隨機狀態; Reset允許在系統中同步多個NB7V32M。 16mA差分CML輸出提供匹配的內部50歐姆端接,當外部接收器以50歐姆端接至VCC時,可確保400mV輸出擺幅。 NB7V32M是NB7L32M 2.5V / 3.3V的1.8V / 2.5V版本,采用扁平3mm x 3mm 16引腳QFN封裝。 特性 最大輸入時鐘頻率> 10 GHz,典型值 隨機時鐘抖動...
        發表于 04-18 21:05 ? 46次 閱讀
        NB7V32M 1.8 V / 2.5 V 10 GHz÷·2時鐘分頻器 帶CML輸出

        NB7N017M 帶CML輸出的8位分頻器

        7M是一款高速8位雙??删幊谭诸l器/預分頻器,具有16 mA CML輸出,能夠在大于3.5 GHz的輸入頻率下進行切換。 CML輸出結構包含到VCC的內部50歐姆源端接電阻。該器件可為VCC產生400 mV輸出幅度,50歐姆接收電阻。這種I / O結構可以在50歐姆系統中輕松實現NB7N017M。 差分輸入包含50歐姆的VT焊盤終端電阻,所有差分輸入接受RSECL,ECL,LVDS,LVCMOS,LVTTL和CML。內部,NB7N017M使用大于3.5 GHz的8位可編程降壓計數器。選擇引腳SEL用于在兩個字Pa(0:7)和Pb(0:7)之間進行選擇,它們分別存儲在REGa和REGb中。兩個并行加載引腳PLa和PLb分別用于加載電平觸發編程寄存器REGa和REGb??商峁┎罘謺r鐘使能CE引腳。 NB7N017M提供差分輸出TC。當計數器達到全零狀態時,終端計數輸出TC在一個時鐘周期內變為高電平。為降低輸出相位噪聲,TC通過上升沿觸發鎖存器重新定時。 特性 最大輸入時鐘頻率> 3.5 GHz典型值 50歐姆內部輸入和輸出端接電阻器 所有單端控制引腳兼容CMOS和PECL / NECL 使用REGa和REGb中存儲的兩個單端字,Pa和...
        發表于 04-18 21:05 ? 60次 閱讀
        NB7N017M 帶CML輸出的8位分頻器

        NB7V33M 時鐘分頻器 ÷4,10 GHz 1.8 V / 2.5 V 帶CML輸出

        M是一個帶有異步復位的差分4分頻時鐘分頻器。差分時鐘輸入包含內部50歐姆端接電阻,可接受LVPECL,CML和LVDS邏輯電平。 NB7V33M產生一個輸入時鐘的div 4輸出副本,工作頻率高達10GHz,抖動最小。復位引腳在上升沿置位。通電后,內部觸發器將達到隨機狀態。 Reset允許在系統中同步多個NB7V33M。 16mA差分CML輸出提供匹配的內部50歐姆端接,當外部接收器以50歐姆端接到VCC時,提供400mV輸出擺幅。 NB7V33M是NB7V32M(div 2)的div 4版本,采用扁平3mm x 3mm 16引腳QFN封裝。 NB7V33M是GigaComm系列高性能時鐘產品的成員。 特性 最大輸入時鐘頻率> 10 GHz,典型值 260 ps典型傳播延遲 35 ps典型上升和下降時間 差分CML輸出,400 mV peaktopeak,典型 內部50歐姆輸入端接電阻器 隨機時鐘抖動...
        發表于 04-18 21:05 ? 95次 閱讀
        NB7V33M 時鐘分頻器 ÷4,10 GHz 1.8 V / 2.5 V 帶CML輸出

        MC100EL33 5.0 V ECL÷·4分頻器

        信息 MC10EL / 100EL33是一個集成的÷4分頻器。差分時鐘輸入和V 允許器件的差分,單端或AC耦合接口。如果使用,應使用0.015F電容將V 輸出旁路至地。另請注意,V 僅用作EL33的輸入偏置,V 輸出具有有限的電流吸收和源功能。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EL33。 100系列包含溫度補償。 650ps傳播延遲 4.0GHz切換頻率 ESD保護:> 1 KV HBM,> 100 V MM PECL模式工作范圍:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范圍:V = 0 V,V = -4.2 V至-5.7 V 內部輸入下拉CLK(s)和R上的電阻 符合或超過JEDEC規范EIA / JESD78 IC閂鎖測試 濕度敏感度等級1 有關其他信息,請參閱應用說明AND8003 / D 可燃性等級:UL-94代碼V-0 @ 1/8“,氧指數28至34 晶體管數= 95器件 無鉛封裝可用...
        發表于 04-18 20:59 ? 55次 閱讀
        MC100EL33 5.0 V ECL÷·4分頻器

        NB7L32M ÷·2分頻器 帶CML輸出

        M是一款集成/ 2分頻器,具有差分時鐘輸入和異步復位。 差分時鐘輸入采用內部50Ω端接電阻,可接受LVPECL(正ECL),CML或LVDS。高頻復位引腳在上升沿有效。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個NB7L32M。 差分16 mA CML輸出提供匹配的內部50Ω端接,當外部接收器端接50Ω至VCC時,可保證400 mV輸出擺幅(見圖16) 。 該器件采用小型3x3 mm 16引腳QFN封裝。 特性 最大輸入時鐘頻率14 GHz典型 200 ps最大傳播延遲 30 ps典型的上升和下降時間...
        發表于 04-18 20:58 ? 61次 閱讀
        NB7L32M ÷·2分頻器 帶CML輸出

        NB6N239S 3.3 V任何差分時鐘到LVDS ÷·1/2/4/8和÷·2 / 4/8/16時鐘分頻器

        9S是一款高速,低偏移時鐘分頻器,帶有兩個分頻電路,每個分頻電路具有可選擇的時鐘分頻比; Div1 / 2/4/8和Div 2/4/8/16。兩個分壓器電路都驅動LVDS兼容輸出。 NB6N239S是ECLinPS MAX TM 系列高性能時鐘產品的成員。 特性 最大時鐘輸入頻率,3.0 GHz( 1.5 GHz與Div 1) 輸入與LVDS / LVPECL / CML / HSTL兼容 120ps典型的上升/下降時間
        發表于 04-18 20:58 ? 55次 閱讀
        NB6N239S 3.3 V任何差分時鐘到LVDS ÷·1/2/4/8和÷·2 / 4/8/16時鐘分頻器

        MC100EL32 5.0 V ECL÷·2分頻器

        信息 MC10EL / 100EL32是一個由2分頻器組成的分區。差分時鐘輸入和V 允許器件的差分,單端或AC耦合接口。如果使用,應使用0.01 F電容將V 輸出旁路至地。另請注意,V 僅用作EL32的輸入偏置,V 輸出具有有限的電流吸收和源功能。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EL32。 100系列包含溫度補償。 510ps傳播延遲 3.0GHz切換頻率 ESD保護:> 1 KV HBM,> 100 V MM PECL模式工作范圍:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范圍:V = 0 V,V = -4.2 V至-5.7 V 內部輸入下拉CLK(s)和R上的電阻 符合或超過JEDEC規范EIA / JESD78 IC閂鎖測試 濕度敏感度等級1 有關其他信息,請參閱應用說明AND8003 / D 可燃性等級:UL-94代碼V-0 @ 1/8“,氧指數28至34 晶體管數= 82個設備 < / UL>...
        發表于 04-18 20:53 ? 63次 閱讀
        MC100EL32 5.0 V ECL÷·2分頻器

        MC10EP32 3.3 V / 5.0 V ECL÷·2分頻器

        100EP32是一個集成的2分頻器,具有差分CLK輸入。 V BB 引腳,一個內部產生的電源,僅適用于該器件。對于單端輸入條件,未使用的差分輸入連接到V BB 作為開關參考電壓。 V BB 也可以重新連接AC耦合輸入。使用時,通過0.01μF電容去耦V BB 和V CC ,并限制電流源或吸收至0.5mA。不使用時,V BB 應保持打開狀態。 復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EP32。 100系列包含溫度補償。 特性 350ps典型傳播延遲 最高頻率> 4 GHz典型 PECL模式工作范圍:V CC = 3.0 V至5.5 V V EE = 0 V NECL模式工作范圍:V CC = 0 V V EE = -3.0 V至-5.5 V 打開輸入默認狀態 輸入的安全鉗位 Q輸出將在輸入打開或V EE 無鉛封裝可用 應用 減少替代CMOS和TTL技術的系統時鐘偏差。 電路圖、引腳圖和封裝圖...
        發表于 04-18 19:13 ? 80次 閱讀
        MC10EP32 3.3 V / 5.0 V ECL÷·2分頻器

        MC100EP32 3.3 V / 5.0 V ECL÷·2分頻器

        信息 MC10 / 100EP32是一個集成的2分頻器,帶有差分CLK輸入。 V 引腳,一個內部產生的電源,可用于這個設備只。對于單端輸入條件,未使用的差分輸入連接到V 作為開關參考電壓。 V 也可以重新連接AC耦合輸入。使用時,通過0.01μF電容去耦V 和V ,并限制電流源或吸收至0.5mA。不使用時,V 應保持開路。復位引腳是異步的,并在上升沿置位。上電時,內部觸發器將達到隨機狀態;復位允許在系統中同步多個EP32。 100系列包含溫度補償。 350ps典型傳播延遲 最大頻率> 4 GHz典型 PECL模式工作范圍:V = 3.0 V至5.5 V V = 0 V NECL模式工作范圍:V = 0 V ,其中V = -3.0 V至-5.5 V 打開輸入默認狀態< / li> 輸入安全鉗位 Q輸出打開或V 無鉛封裝可用時默認為低電平 < / DIV>電路圖、引腳圖和封裝圖...
        發表于 04-18 18:59 ? 40次 閱讀
        MC100EP32 3.3 V / 5.0 V ECL÷·2分頻器

        MC14521B 24級分頻器

        1B由一系列24個觸發器組成,其輸入電路允許三種工作模式。輸入將用作晶體振蕩器,RC振蕩器或外部振蕩器的輸入緩沖器。每個觸發器將前一個觸發器的頻率除以2,因此該部分將計數到2 24 = 16,777,216。計數在時鐘的負前沿上前進。最后七個階段的輸出可用于增加靈活性。 特性 所有階段都可重置 復位禁用RC振蕩器以實現低待機功耗 RC和晶體振蕩器輸出能夠驅動外部負載 測試模式以縮短測試時間 V DD '和V SS '晶體振蕩器逆變器上的引腳,允許連接外部電阻器以實現低功耗操作 電源電壓范圍= 3.0 Vdc至18 Vdc 能夠在額定溫度范圍內驅動兩個低功耗TTL負載或一個低功耗肖特基TTL負載。 無鉛封裝可用 電路圖、引腳圖和封裝圖...
        發表于 04-18 18:54 ? 48次 閱讀
        MC14521B 24級分頻器
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